1.采用DDS(数字频率合成法）设计信号发生器，完成设计方案。

一、概述

直接数字频率合成是一种新型的频率合成技术，它把信号发生器的频率稳定度、准确度提高到与基准频率相同的水平，并且可以在很宽的频率范围内进行精细的频率调节。在现代通信领域中，DDS的应用极其广泛。实现DDS常用的方法是采用专用的DDS芯片，控制部分采用独立的MCU，这样设计出来的系统的集成度和扩展性不尽人意。随着大规模现场可编程门阵列的推出，SOPC的不断发展，设计人员可以在FPGA的嵌入式软核处理器上设计各种系统，满足用户需求。本博客基于SOPC技术设计直接数字频率合成器，选用Altera公司的新一代FPGA为核心，利用FPGA的逻辑单元实现相位累加等数字逻辑功能，在ROM中分别放入正弦表，方波表，三角波表，用软核CPU做控制，实现频率、相位、波形选择等。

二、系统设计方案

系统采用SOPC设计方案，它由频率预置电路，波形选择，波形频率控制，累加器，存储波形数据的存储器和D/A转换电路，滤波电路组成。累加器模块由10位加法器与10位寄存器级联而成。波形存储器中放入正弦波、方波、三角波的数据。

三、DDS的基本工作原理

DDS的基本工作原理是利用采样定理，通过查表法产生波形。一个完整的DDS结构图如下图所示。

相位累加器在每一个时钟上升沿与频率控制字K累加一次，当累加器计数大于2N时，相位累加器相当于进行一次取模运算。在每一个时钟周期内，根据送给ROM的地址，取出ROM中与该地址相对应的波形的数据，读取出ROM中的数据后，通过D/A转换器，将数字量转换成模拟量，通过低通滤波电路，可输出一个平滑的波形。当K=1时，DDS有最小频率输出，因此DDS的步长为fclk/2N，最大输出频率为fclk/2。在本设计中，将N设定为10位，M设定为12位，相位累加器在时钟的控制下，以步长K进行累加，输出N位二进制码，并以其作为波形ROM的地址，对波形存储器ROM寻址，波形存储器ROM输出的数据经过D/A转换成阶梯波，经过低通滤波器平滑后，便得到合成后的波形了。